Verilog语言引用的子模块可以是一个设计好的Verilog模块,也可以是别的HDL语言如VHDL语言设计的元件,还可以是IP核模块。
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Verilog语言引用的子模块可以是一个设计好的Verilog模块,也可以是别的HDL语言如VHDL语言设计的元件,还可以是IP核模块。
A.正确
B.错误
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