Ta老师题库

Verilog语言引用的子模块可以是一个设计好的Verilog模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。

6 查阅

Verilog语言引用的子模块可以是一个设计好的Verilog模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。

A.正确

B.错误

参考答案:

答案：正确

相关问题:

Verilog语言中子模块引用时只能以实例的方式嵌套在其他模块内，嵌套的层

Verilog语言中对同一子模块实例化时模块端口可以位置关联和名称关联两

数字频率计中的BCD计数器模块的三个工作状态：清零、计数、和锁存状态中

在对数字钟计时、校时模块进行仿真时，设秒信号的周期为10ns，若要观察24时

数字钟的设计实验示例中，采用了分层次、分模块的设计方法，请问示例实现中

10进制计数器模块在数字钟系统中可作为以下哪些模块的子模块（）

采用ChipScopeILAIP核观测计时、校时模块的分钟计数规律，触发时钟信号选

Verilog语言中对同一子模块实例化时模块端口可以既采用位置关联，也采用

随便看看:

版权所有,保留一切权利！© 2018-2023 Ta老师 Talaoshi.com 湘ICP备18019507号-1 联系QQ:469958。