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下降沿触发的边沿JK触发器在时钟脉冲CP下降沿到来前J=1，K=0，而在CP下降沿到来后变为J=0，K=1，则触发器的状态为（）

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下降沿触发的边沿JK触发器在时钟脉冲CP下降沿到来前J=1，K=0，而在CP下降沿到来后变为J=0，K=1，则触发器的状态为（）

A.0状态

B.1状态

C.状态不变

D.状态不确定

参考答案:

答案：0状态

相关问题:

边沿触发器只能用（）

同步D触发器在CP=1期间，D端输入信号变化时，对输出端Q的状态没有影响。

同步JK触发器在CP=1期间，J、K端输入信号发生变化时，输出端Q的状态像应发

边沿JK触发器在CP=1期间，J、K端输入信号变化时，对输出Q端状态没有影响。

边沿JK触发器在输入J=1,K=1时，时钟脉冲的频率为64kHz，则输出Q端的脉冲频

由4个触发器构成的计数器,状态利用率最高的是（）。

时序逻辑电路由触发器和组合逻辑电路组成。

由于每个触发器有两个稳定状态，因此，存放8位二进制数时需要4个触发器。

随便看看:

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