每个VerfilogHDL源文件中只准编写一个顶层模块,以module开始,以endmodule结束。
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每个VerfilogHDL源文件中只准编写一个顶层模块,以module开始,以endmodule结束。
A.正确
B.错误
参考答案:
每个VerfilogHDL源文件中只准编写一个顶层模块,以module开始,以endmodule结束。
A.正确
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