已知某verilog仿真测试文件时钟信号描述如下：parameterPERIOD=10;alwaysbeginCLK=1'b0;；(PERIOD/2)CLK=1'b1;；(PERIOD

已知某verilog仿真测试文件时钟信号描述如下：parameterPERIOD=10;alwaysbeginCLK=1'b0;；(PERIOD/2)CLK=1'b1;；(PERIOD/2);end且该verilog文件顶部有如下代码：`timescale1us/1ns，则模拟仿真时钟周期是（）

A.10ns

B.10ps

C.10us

D.1ns

E.1ps

F.1us

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