含清0控制的锁存器module LATCH3(CLK,D,Q,RST);output Q;input CLK,D,RST;（）Q;always@(D or CLK or RST)if(!RST)Q=0

含清0控制的锁存器module LATCH3(CLK,D,Q,RST);output Q;input CLK,D,RST;（）Q;always@(D or CLK or RST)if(!RST)Q=0;else if(CLK)Q=D;endmodule空格处应该填入：

A.reg

B.input

C.RST

D.CLK

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