若底层的模块语句和参数表述为module SUB ；(parameter S1=5, parameter S2=8, parameter S3=1)(A,B,C);在上层的例化语句中的表述为SUB ；

7 查阅

若底层的模块语句和参数表述为module SUB ；(parameter S1=5, parameter S2=8, parameter S3=1)(A,B,C);在上层的例化语句中的表述为SUB ；(.S1(7), .S2(3), .S3(9))U1(.A(AP), .B(BP), .C(CP)); 则例化后，S2给定的值为：

A.8

B.3

C.9

D.7

参考答案:

答案：3

相关问题:

下列哪些是Verilog中的循环语句关键词：

assign引导的连续赋值语句属于并行赋值语句吗

在过程语句always@引导的顺序语句中, 被赋值信号不一定是reg型变量

在always过程语句中，若定义某变量为异步低电平敏感信号，则在if条件语句中

beginY1 = ；5 A^B;Y2 = ；4 A|B;Y3 = ；8 AB;end以上语句共耗时多少个时间单

Y1 = A^D;Y2 = ；6　A　E | C;这两句语句的执行过程是，在第一条语句“Y1 =

不完整的条件语句的描述，是Verilog描述时序电路的途径之一。

是选择若干个测试用例，运行被测程序，使得程序中的每个可执行语句至少执行

随便看看:

Ta老师题库

若底层的模块语句和参数表述为module SUB ；(parameter S1=5, parameter S2=8, parameter S3=1)(A,B,C);在上层的例化语句中的表述为SUB ；

相关问题:

随便看看:

Ta老师-周边问题