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在VerilogHDL中，可以用语句（）表示时钟clock的下降沿

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在VerilogHDL中，可以用语句（）表示时钟clock的下降沿

A.clock’EVENTANDclock=’1’

B.clock’EVENTANDclock==’0’

C.posedgeclock

D.negedgeclock

参考答案:

答案：D

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